頻率合成是指PLL反饋時鐘和輸入參考時鐘的鎖定。由於反饋中增加了分頻器電路，VCO可以產生壹個數倍於輸入參考時鐘的時鐘。如果分頻器是整數分頻器，則VCO的輸出時鐘是參考時鐘的整數倍；如果是小數分頻器，理論上輸出時鐘可以是任意頻率的時鐘。
利用PLL實現CDR有兩種方法。壹種是用數據作為PLL的輸入信號，環路鎖定在輸入信號的邊沿，恢復數據重采樣的時鐘。第二，PLL產生多相時鐘，對輸入數據進行過采樣，通過數字電路判斷數據邊沿，最後產生時鐘對數據進行重采樣。
提供PLL方面的經典參考書:RAZAVI的模擬CMOS集成電路設計；最佳《鎖相環》，加德納《鎖相環》。