VCO的輸出經過M3分頻，然後緩沖以產生系統的主時鐘PClk。同時，主時鐘在進入分頻器M6之前經過H樹時鐘分配網絡，最後回到鑒相器，從而形成整個反饋環路。從平衡的角度來看，PFD的兩路輸入必須頻率和相位壹致，因此芯片內核時鐘與輸入總線時鐘fpclk/fbus之比必須等於M6/M1。通過改變M6和M1的值，可以獲得輸入時鐘頻率的整數倍或分數倍。由於芯片要求時鐘不能漂移，所以輸出時鐘的占空比和系統的相位調節能力必須對環境和工藝參數的變化不敏感。VCO的輸出也可以切換到分頻器M5，得到的輸出可以作為L2的時鐘。同理，fvco=M3×fpclk =M5×fL2CLK，二級緩沖器的輸出頻率也可以通過M3和M1調整，得到壹個理想值。
循環成分分析
整個環路包括鑒相器、濾波器、壓控振蕩器、分頻器、* * * *模式抑制和鎖定檢測模塊。主要模塊的結構介紹如下:
1.鑒相器VSpace = 12 hspace = 12 alt =圖3: VCO結構。
數字鑒頻器產生的輸出信號可以表達頻率和相位相對超前或滯後的信息，然後送到電荷泵。復位信號到達後，θi的每個上升沿都會觸發“UP”信號，直到θo的上升沿到達，從而結束UP的置位狀態，轉入系統復位狀態。同樣，如果θo的上升沿先於θi到達，則“DOWN”被置位，直到θi的上升沿到達，然後進入復位狀態。除非兩路輸入的相位和頻率非常接近，即進入所謂的“鑒相死區”，否則脈沖的寬度壹般與兩路輸入之差成正比。鑒相器的結構如圖2所示。
2.壓控振蕩器
壓控振蕩器是鎖相環中的關鍵部件，在實際應用中有多種結構。圖3是壹個常用的結構。其中，D延時單元是整個環路的關鍵部件，選擇單元M負責選擇不同的數據通道。
從圖3可以看出，整個VCO基於壹個帶內部延遲單元的環形振蕩器。與電流註入型和電流調制型壓控振蕩器相比，這類差分環形振蕩器廣泛應用於芯片時鐘產生電路中，而內嵌延遲單元的壓控振蕩器具有相對較低的VCO增益，非常適合差分控制和信號通路上電路的實現。實驗表明，具有低增益嵌入式延遲單元的振蕩器的“抖動”比高增益環路的“抖動”小得多，因為噪聲在低增益結構中容易去耦。通常，振蕩器的嵌入式延遲鏈路的工作頻率是有限的。為了保證循環的單調性，上限與下限的比值壹般必須小於2:1。然而，通過選擇合適的分頻器比例系數或增加信號路徑中的編程能力，可以有效地提高VCO的工作頻率範圍。vspace = 12 hspace = 12 alt =圖4:4:VCO的噪聲曲線。
VCO的頻率範圍取決於路徑上的最長和最短延遲。如圖3所示，外側虛線框表示頻率fh最大的路徑，經過三個延時單元D和壹個選擇單元M，內側虛線框表示頻率fl最小的路徑，其路徑包括六個延時單元D和壹個選擇單元M，不同單元的選擇會同時影響VCO的增益和環路中心頻率。通過多個開關選擇不同的延遲路徑，可以獨立確定頻率範圍，從而可以非常靈活地調整VCO的頻率範圍，遠遠超過VCO增益所確定的頻率範圍。
圖3中的延遲單元和選擇單元可以基於帶NMOS負載的PMOS源耦合差分放大器，主要通過調整電壓和改變有效負載線，同時實現壓控擺幅調整。電流源的高阻抗狀態增加了源耦合元件的電源噪聲抑制，同時N阱有效隔離了P型襯底上的大量噪聲，從而提高了系統的噪聲抑制性能。
模擬結果
利用Cadence中的SpectreRF對設計的電路進行仿真，采用0.6μm、3V/5V、雙多晶矽、雙金屬的CMOS工藝參數。VCO是鎖相環中的壹個關鍵模塊。通過對VCO進行PSS和PNoise分析，可以獲得相位噪聲系數，如圖4所示。100kHz的相位噪聲約為-110 DBC/Hz。圖5是VCO的增益曲線，增益約為380MHz/V，線性度良好。
設計總結
由於PLL包含模擬電路，噪聲幹擾也是設計中需要克服的問題。大數字電路反相產生的電源噪聲影響鎖相環中模擬電路的工作，由於電源噪聲或其他幹擾源(如MOS晶體管的熱噪聲)的影響，輸出的時鐘周期會發生變化，通常稱為輸出抖動。時鐘抖動會直接影響集成電路的最高工作頻率，因為它會減少可用的時鐘周期。隨著可用時鐘周期的減少，關鍵路徑上的數字電路無法在壹個周期內獲得足夠的時間處理數據，直接導致所謂的“關鍵路徑錯誤”。此外，當有大功率芯片或混合信號電路幹擾時，電源噪聲的影響更加明顯。vspace = 12 hspace = 12 alt =圖5:5:VCO的增益曲線。
輸出端頻率為fm的噪聲源引起的頻率偏差fout和相位偏差δθout可表示為:
δθout =δ
高頻噪聲和低頻噪聲由於產生機理不同，表現也有很大的不同，因此在不同的應用中抑制方法也不同。低頻噪聲壹般包括電源紋波、電阻和晶體管的隨機熱噪聲、晶體管的隨機閃爍噪聲等。高頻噪聲主要來源於數字電路的高速翻轉和芯片控制元件的快速開關，在芯片時鐘設計中占主導地位。由於其頻率較高，高頻噪聲產生的相移δθout相對較小，壹般高頻噪聲用周期性“抖動”來描述。
經典鎖相環包含模擬電路，因此對噪聲非常敏感。對於片上集成鎖相環，壹般采用以下措施來消除噪聲:
1.用電源和地線圍住整個PLL。接地線圈可以保持PLL周圍的襯底電位穩定，恒定的襯底電位可以抑制噪聲，而輸入/輸出單元和其他邏輯電路引入的噪聲大部分是通過襯底耦合引入的。
2.將鎖相環的電源線與芯片上其他系統的電源線分開。由於瞬時大電流經常出現在邏輯電路或接口電路中，所以主電源的電位是不斷變化的。電源電壓的不斷變化會影響鎖相環的噪聲抑制功能，所以在設計鎖相環的電源和地時，要考慮將主電源部分和鎖相環的電源部分分開，給它們單獨的管腳。
3.將鎖相環的輸入引腳放在鎖相環旁邊，防止其受到功率波動和其他幹擾的影響。