有網友說DDR數據線是DQS鎖存的，所以應該保持長度相等。地址和控制線是時鐘鎖存的，需要和時鐘保持壹定的等長關系，壹般沒有問題。阻抗方面，壹般來說DDR需要60歐姆，DDR2需要50歐姆，布線不要打孔，避免阻抗不連續。就串擾而言，只要把線間距加寬，壹層壹層的信號就不會出問題。也有網友表示模擬了DDR2的結果:時鐘到線長的誤差小於0.5mm；最大長度小於57mm；時鐘線和相對的地址線之間的長度差小於10 mm
李寶龍表示，無論是使用芯片還是PCB上的DIMM條，DDR和DDRx(包括DDR2和DDR4)的讀寫相對於傳統的同步SDRAM主要有三個難點:第壹，時序。由於DDR采用雙邊沿觸發，所以在時序計算上與壹般單邊時鐘觸發的同步電路有很大的不同。DDR之所以能實現雙邊沿觸發，其實是為了讓芯片內部的時鐘加倍。從外部看，數據地址速率與時鐘相同。為了保證壹組信號能以較小的相位差偏斜進行判斷，DDR對數據DQ信號采用包同步觸發DQS信號，所以在DDR上要求定時同步的是DQ和DQS之間，而不是壹般的數據和時鐘之間。此外，當測試最大和最小飛行時間Tflight時，通過使信號邊沿經過測試電平Vmeas和低判定閾值Vinl和高閾值Vinh之間來計算壹般信號。為了保證足夠的建立時間和保持時間，控制飛行時間，不考慮信號本身的速度。由於DDR的電平較低，所以只取壹個中間電平Vref作為測試電平。在計算建立時間和保持時間時，我們還應該考慮信號變化的慢速率，並在計算建立時間和保持時間時添加慢速率的額外補償。該補償值在DDR規格或芯片數據中介紹。第二，搭配。DRR采用SSTL電平，這種特殊的緩沖器需要外部電路提供上拉，數值為30 ~ 50歐姆，VTT電平為高電平的壹半。這個上拉會為緩沖器工作提供DC電流，所以電流很大。此外，為了抑制反射，還需要傳輸線阻抗匹配和串聯電阻匹配。結果在DDR的數據信號上，兩端有10 ~ 22歐姆的串聯電阻，靠近DDR端有壹個上拉；在地址信號上，發送器處有壹個串聯電阻，DDR端子附近有壹個上拉電阻。第三，供電完整性。由於DDR的電平擺幅很小(比如SSTL2是2.5V，SSTL1是1.8V)，所以基準電壓的穩定性很高，尤其是對於Vref和VTT。模擬鎖相環常用於提供DDR時鐘的芯片中，需要較高的參考功率。因為VTT提供大電流，所以要求電源阻抗足夠低，電源引線電感足夠小；另外，DDR同步工作信號多，速度快，同步開關噪聲嚴重，需要合理的功率分配和良好的去耦電路。
1.clk的等長為X，最長和最短之差小於25mils。
2.2的長度。DQS是y，與CLK相比，y應該在[x-1000，x+1000 mils]範圍內。
3.3的長度。DM和數據是z，和各組的DQS相比，z應該在[Y-25，Y+25mils]的區間內。
4.空調信號(控制和；命令信號)的長度為K，與CLK相比，K應該在[X-1500，X+2000mils]的範圍內。
5.阻抗控制:DQ DQS DM控制命令CLK的阻抗為55歐姆15%，即(47-63歐姆)。
1.路線分組
ARM系統中的存儲器壹般是32位或16位，通常由壹個或兩個存儲芯片組成。數據線可分為壹組、兩組或四組。
壹個組的劃分:DATA0-31，DQS0-3，DQM0-3為壹組；
兩組的劃分:數據0-15，dqs 0-1，dqm 0-1為壹組，數據16-31，dqs 2-3，dqm2-3為壹組；
四組劃分:DATA0-7，DQS0，DQM0為壹組，data 8-15，dqs1，dqm1為壹組，DATA16-23，DQS2，DQM2為壹組，data 23-32。
分為幾組，可以根據芯片數量和跡線密度來確定。布線時，同壹組的信號線必須走在同壹層。
剩下的是時鐘信號、地址信號和其他控制信號，這些信號線是壹組。這組信號線盡量布線在同壹層。
2.等長匹配
A.DDR的數據0-31，DQS 0-3，DQM 0-3都是等長匹配，不管是分壹組，二組，四組。誤差控制在25mil。它可以比地址線更長，但不能更短。
b時鐘信號、地址信號和其他控制信號都是等長匹配，誤差控制在50mil。另外，如果是DDR時鐘，要按照差分線的要求走線，兩條時鐘線的長度要控制在誤差2.5mil以內，盡可能減少未耦合的長度。時鐘線可以比地址線和其他信號線長20-50毫英寸。
3.間隔
間距的控制應考慮阻抗要求和走線密度。常用的間距原則是1W或3W。如果有足夠的走線空間，數據線可以3W的間距走線，可以減少很多串擾。如果實在不行，至少保證1W的間距。另外，數據線和其他信號線的間距至少要3W，如果能大壹點就更好了。時鐘與其他信號線之間的距離應保持至少3W，並盡可能大。繞線間距也可以采用1W和3W的原則，最好采用3W的原則。